在Altium Designer（AD）软件中进行PCB设计时，遇到“Collision”报错是设计者最常面临的挑战之一，这一报错并非简单的软件卡顿，而是设计规则检查（DRC）系统发出的严厉警告，意味着当前的布线、元件布局或覆铜违反了预设的物理或电气约束，解决此类问题的核心在于精准定位违规对象，并通过调整布局、或优化规则管理器来消除冲突，从而确保设计的可制造性与电气安全性，本文将深入剖析AD软件报错Collision的成因，提供基于EEAT原则的专业诊断流程与解决方案,帮助工程师高效排查并修复设计隐患。
深入理解Collision报错的本质
Collision（冲突）在Altium Designer中通常指代物理空间上的重叠或电气间距不足，当软件检测到两个本该保持距离的物体发生了接触，或者属于不同网络的导线靠得太近时，DRC系统便会报告Collision，这不仅仅是视觉上的重叠，更关乎电路板的短路风险和生产良率，理解这一点，是解决问题的第一步：不要试图“绕过”报错,而要从物理规则层面去修正它。
常见的Collision类型主要包括以下几种：元件封装之间的物理重叠、导线与焊盘的间距违规、不同网络覆铜之间的短路风险，以及3D模型体的空间干涉，针对不同类型的冲突,需要采取差异化的排查策略。
常见成因与诊断分析
要彻底解决Collision报错，必须先厘清其产生的根源，大多数情况下，报错源于设计规则与实际布局的不匹配,或者是设计过程中的操作疏忽。
间距约束设置过严或未适配 这是最常见的原因，默认的设计规则可能设置了统一的间距（如10mil），但在高密度布局区域，尤其是BGA封装或细间距IC周围，物理空间无法满足这一要求，软件会如实报告Collision，如果设计者没有针对特定网络或特定区域设置更宽松的规则,报错将层出不穷。
元件布局重叠 在原理图导入PCB初期，或手动调整元件位置时，元件可能会堆叠在一起，虽然2D模式下有时难以察觉，但DRC会检测到封装边界或焊盘的重叠，丝印层与焊盘的重叠虽然不影响电气连接，但在某些严格的制造规则下也会被视为Collision,影响焊接质量。
覆铜与走线/焊盘的冲突 覆铜通常设置为避让所有网络或特定网络，如果规则设置错误，例如将覆铜的优先级设得过低，或者其“Pour Over Same Net”属性未正确勾选，覆铜可能会试图覆盖不该覆盖的对象，或者在重建铺铜时产生无法连接的碎铜片,从而引发间距冲突。
差分对与等长绕线导致的违规 在高速信号设计中，为了满足等长要求，设计者通常会进行蛇形绕线，如果绕线的幅度或间距控制不当，很容易导致同一组差分对内部的线距过近,或者绕线与其他信号网络发生碰撞。
专业解决方案与实操步骤
面对复杂的Collision报错，盲目移动走线往往治标不治本，以下是一套遵循金字塔原理的专业解决流程,旨在从系统层面彻底根除问题。
第一步：利用Messages面板精准定位 不要仅凭肉眼观察，当DRC报告错误时，双击Messages面板中的报错条目，软件会自动跳转到PCB图中并高亮显示冲突的对象，此时应使用“Mask”或“Zoom”功能，聚焦问题区域，仔细查看报错详情，确认是Clearance Constraint（间距约束）问题，还是Component Overlap（元件重叠）问题。
第二步：基于规则管理器的分级处理 对于间距违规，最专业的做法不是强行修改走线，而是调用“Design > Rules”。
- 场景A：确实需要缩短间距。 在电气规则中，新建一个针对特定网络类（如Power）或特定元件的间距规则，将最小值调小，将电源线与地线的间距放宽，或将BGA区域的局部间距规则设置为4mil，而保持全局规则为10mil，这种“多级规则”策略是处理高密度板的核心技巧。
- 场景B：必须保持间距。 如果间距不可妥协，则必须调整布局，使用“Interactive Routing”工具的“Push Obstacle”模式,让软件自动推挤其他走线以腾出空间。
第三步：解决元件重叠与3D冲突 对于元件重叠，如果是机械碰撞，需要重新排列元件，如果是由于封装设计不当（如焊盘尺寸过大），应返回封装库编辑器修改封装，特别要注意3D Body的碰撞，这会影响实际装配，在PCB面板中，按下快捷键“3”切换到3D视图，检查元件实体是否干涉，如果是由于丝印重叠，可以在规则中禁用Silkscreen Overlap的检查,或调整丝印位置。
第四步：优化覆铜属性 如果报错涉及Polygon Pour，建议先执行“Tools > Polygon Pours > Repour All”，如果依然报错，检查覆铜的属性设置，确保“Remove Dead Copper”被勾选，避免孤岛铜产生的潜在冲突，对于同网络的连接，建议选择“Pour Over All Same Net Objects”,以减少不必要的避让导致的碎铜。
预防机制与最佳实践
为了避免“Collision”报错在设计后期大规模爆发,建立预防机制至关重要。
启用实时DRC，在“Preferences > PCB Editor > General”中，勾选“Online DRC”，这样在每一步操作时，软件都会即时标记绿色高亮，提示冲突，让设计者在错误发生的当下就进行修正,而不是积压到最后。
建立标准的设计规则模板，不要每次都从零开始设置，根据公司的工艺能力（如最小线宽、最小线距），制定一套标准规则文件，对于BGA、接插件等特殊区域，预先设计好“Room”规则，将规则绑定到区域而非单个网络,这样能极大提高效率。
定期进行规则审查，在布局阶段，重点关注元件重叠；在布线阶段，重点关注电气间距，分阶段、分层次地解决问题，符合金字塔原理中的分层论证思想,能显著降低认知负荷。
相关问答
Q1：在Altium Designer中，为什么有时候DRC报错显示Collision，但在视觉上看起来两条线并没有碰到一起？A1： 这种情况通常是因为规则设置中的“Clearance”值大于视觉上的距离，软件检测的是对象边缘到边缘的距离，而不是中心距，如果规则要求10mil间距，而两条线边缘实际只有8mil，虽然肉眼看着没碰到，但软件判定为违规，如果对象包含隐藏的属性或Keepout区域，也可能导致看不见的碰撞，解决方法是检查具体的规则数值，或使用“Report > Measure Primitives”精确测量实际距离。
Q2：如何处理BGA封装区域内部无法避免的密集走线Collision报错？A2： BGA区域是密度冲突的高发区，解决这一问题的专业方案是建立“差分对规则”或“区域规则”，在PCB中画一个多边形框住BGA区域，将其定义为一个“Room”，然后在设计规则中针对这个Room设置更小的间距约束（例如4mil或5mil），这样既保证了BGA内部的布线密度，又不会降低整个PCB板的安规标准，确保BGA的扇出采用合适的扇出模式，如“Escape With Adjacent Pads”。
